Altair PollEx 是一款 PCB 板级的电子设计自动化(EDA)软件包，涵盖了设计、分析和加工制造。它显著缩短了开发周期，同时为 PCB 原理图设计师、PCB 布局布线工程师、CAE 分析工程师和制造工程师提供了相互沟通的通用工具平台。

模块及功能特色

1. PollEx-PCB Modeler 统-的PCB设计、规则验证审查、仿真、可视化集成环境

2. 与主流 ECAD 系统无缝链接支持所有主流 EDA 软件的设计原理图检查

3. 支持 Gerber(274D,274X)数据检杳

4. 支持所有主流 EDA 软件的 PCB 设计板图的检查

5. 支持 PCB与 PCB、原理图与原理图的比对检查

6. 支持 PCB板图、原理图(Schematic)和料单(BOM)的对比检查

7. 以不同的名称保存任意设计外形，减少文件大小，使用密码保护

8. 较大的数据压缩比(+10以上)(比原始文件小10倍以上-易于处理和共享)

9. 用于注释的红色标记(+)功能

10. 网络层的2D/3D可视化显示，网络拓扑显示和自动生成合成网络层

支持 PollEx->Feko 联合:进行PCB 板级以及部件和系统级 EMI分析。

提供安装仿真器(Mounting Emula-tor):

在表面贴装(SMT)过程中为了通过贴片机将零件放置在正确的位置和角度，必须需要提前输入零件放置坐标和角度，以获得准确的结果。PolEx 中可以通过预先输入部件的安装信息来管理 UPE。通过链接这些零件库，安装仿真器可以检测错误的零件信息，同时验证的状态，使用三维零件形状和计算机上的信息(角度、坐标等)预先安装零件印刷电路板。

提供金属掩膜管理器(Metal MaskManager):

金属掩膜管理器是一个可以注册标准金属掩膜数据库，管理金属掩膜更换的工具历史，并检查设计和标准金属掩膜之间的差异。此外，用户可以更改设计的金属掩膜。根据制造工艺和产品，用户可以管理多个不同的金属掩膜数据库。这意味着，用户可以进口标准金属掩膜后阅读设计和检查不同的金属掩膜之间的设计，光绘(Gerber)和标准金属掩膜。

提供测试点位置发生器(Test-PointLocation Generator):

测试点定位生成器是一种生成测试点和提取位置和数据的软件参考设计数据。根据路由结构，PoIEx提供了多种功能生成测试点位置的函数。在制造现场能够加载使用和修改的 netlist ，并将其与原始设计数据进行比较。测试点位置生成器为在 PoIEx PCB 的制造商菜单下，包括三个菜单;提取夹具数据、结果评审和验证 Netlist。

提供块夹具生成器(BlockJlG Generator):

块夹具用于稳定支撑裸 PCB并在 SMD 过程中在印刷焊膏的丝网印刷设备中均匀地施涂铅。夹具应重复设计和制造的形状改变的印刷电路板根据产品和型号。块夹具发生器利用 PCB 设计数据和阵列板的面板PCB Gerber，快速生成夹具设计图。

1. 全面的检查项包括 DFM(700+)，DFE(200+)和 DFA(50+)

2. 详细图解各项规则，容易理解规则的含义

3. 面向制造设计(DFM)的检查项包含了电路板、元件、钻孔、柔性印刷电路板(FPCB)、封装、焊盘、图案(Pattern)、放置(Placement)以及工具标的物等面向电气设计(DFE)的检查项-包括高速信号、差分对、公共网络、电源、滤波器、元器件和电路板等

4. 面向装配设计(DFA)的检查项-包括制造装配关注的布局冲突、引线、放置元器件和电路板等

5. 面向电气设计(DFE+)增强版的检查项链接到信号完整性和热分析求解器进行电气设计性能验证

6. 导出用户自定义和格式化的微软 Excel验证结果报告，带详细的图片说明

7. 根据现场状态定制/添加规则(快速响应客户的技术变更)

8. 在早期设计阶段检查许多电气(SI/PI/EMI/ESD)缺陷项目

分析 -信号完整性，电源完整性和热以及电磁辐射

内置材料库

-信号完整性(SignalIntegrity)分析-传输线分析-TML分析和走线优化-网络分析-波形分析、眼图分析和网络参数(RLCG)提取

-串扰分析

-网络拓扑分析，包括拓扑编辑功能

电源完整性(Power Integrity)分析

-直流压降(DCIR Current Drop)分析

-交流电源分配网络(AC PDN)分析带电压调节模组的交流电源分配网络(AC PDN with VRM Ports)分析

Thermal:热分析

-元器件的内置封装相关热阻值-板轮廓、板顶层/底层和元器件结温的三维有限元热稳态分析结果